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RightsPreviewIssue DateTitleAuthor(s)Type
1openAccessPLA based.pdf.jpg1992Efficient state reduction methods for PLA-based sequential circuitsAvedillo, M. J. ; Quintana, J. M. ; Huertas-Díaz, J. L. artículo
2closedAccessaccesoRestringido.pdf.jpg1997Low-cost BSA technique for threshold-logic gate based multiplier implementationsQuintana, J. M. ; Avedillo, M. J. ; Rueda, Adoración artículo
3closedAccessaccesoRestringido.pdf.jpg2006Increased logic functionality of clocked series-connected RTDSAvedillo, M. J. ; Quintana, J. M. ; Pettenghi, Héctor artículo
4closedAccessaccesoRestringido.pdf.jpg2006Self-latching operation of MOBILE circuits using series-connection of RTDs and transistorsAvedillo, M. J. ; Quintana, J. M. ; Pettenghi, Héctor artículo
5closedAccessaccesoRestringido.pdf.jpg2006Single phase clock scheme for mobile logic gatesPettenghi, Héctor ; Avedillo, M. J. ; Quintana, J. M. artículo
6openAccessdomino_inspired.pdf.jpg2012Domino inspired MOBILE networksNúñez, Juan ; Avedillo, M. J. ; Quintana, J. M. artículo
7closedAccessaccesoRestringido.pdf.jpg2004A practical parallel architecture for stacks filtersAvedillo, M. J. ; Quintana, J. M. ; Alami, Hamid El; Jiménez-Calderón, Antonioartículo
8closedAccessaccesoRestringido.pdf.jpg2004Pass-transistor based implementations of threshold logic gates for WOS filteringAvedillo, M. J. ; Quintana, J. M. ; Jiménez-Naharro, Raúlartículo
9closedAccessaccesoRestringido.pdf.jpg2004Simplified reed-muller expressions for residue threshold functionsQuintana, J. M. ; Avedillo, M. J. ; Huertas-Díaz, J. L. artículo
10openAccessA practical.pdf.jpg2001A practical floating-gate Muller-C element using vMOS threshold gatesRodríguez-Villegas, E. ; Huertas, Gloria ; Avedillo, M. J. ; Quintana, J. M. ; Rueda, Adoración artículo
11openAccessCOPAS.pdf.jpg2002COPAS: A new algorithm for the partial input encoding problemMartínez, Manuel; Avedillo, M. J. ; Quintana, J. M. ; Huertas-Díaz, J. L. artículo
12openAccesssimplified_single_phase.pdf.jpg2011Simplified single-phase clock scheme for MOBILE networksNúñez, Juan ; Quintana, J. M. ; Avedillo, M. J. artículo
13closedAccessaccesoRestringido.pdf.jpgJul-1994FSMTEST: synthesis for testability and test generation of PLA-based FSMAvedillo, M. J. ; Quintana, J. M. ; Huertas-Díaz, J. L. artículo
14openAccessState merging.pdf.jpgJul-1994State merging and state splitting via state assignment: a new FSM synthesis algorithmAvedillo, M. J. ; Quintana, J. M. ; Huertas-Díaz, J. L. artículo
15closedAccessaccesoRestringido.pdf.jpg2003VLSI implementations of threshold logic-a comprehensive surveyBeiu, V.; Quintana, J. M. ; Avedillo, M. J. artículo
16closedAccessaccesoRestringido.pdf.jpgFeb-1995Constrained state assignment of easily testable FSMsAvedillo, M. J. ; Quintana, J. M. ; Huertas-Díaz, J. L. artículo
17openAccessTVLSI_CAMERA.pdf.jpg2014Experimental Validation of a Two-Phase Clock Scheme for Fine-Grained Pipelined Circuits Based on Monostable to Bistable Logic ElementsNúñez, Juan ; Avedillo, M. J. ; Quintana, J. M. artículo
18openAccessIJCTA_avedillo_nunez_review.pdf.jpg5-Sep-2017Impact of the RT-level architecture on the power performance of tunnel transistor circuitsAvedillo, M. J. ; Núñez, Juan artículo
19openAccess2016Comparative Analysis of Projected Tunnel and CMOS Transistors for Different Logic Application AreasNúñez, Juan ; Avedillo, M. J. artículo
20openAccessEL_submitted.pdf.jpg2015Improving speed of tunnel FETs logic circuitsAvedillo, M. J. ; Núñez, Juan artículo
21openAccessEDL_avedillo_jimenez_nunez.pdf.jpg2018Phase Transition FETs for Improved Dynamic Logic GatesAvedillo, M. J. ; Jiménez, Manuel; Núñez, Juan artículo
22openAccessFINAL Article.pdf.jpg2019Power and speed evaluation of hyper-FET circuitsNúñez, Juan ; Avedillo, M. J. artículo
23closedAccessaccesoRestringido.pdf.jpg2008Using multi-threshold threshold gates in RTD-based logic design: A case studyPettenghi, Héctor ; Avedillo, M. J. ; Quintana, J. M. artículo
24closedAccessaccesoRestringido.pdf.jpg2009Efficient realisation of MOS-NDR threshold logic gatesNúñez, Juan ; Quintana, J. M. ; Avedillo, M. J. artículo
25closedAccessaccesoRestringido.pdf.jpg2009Operation limits for RTD-based MOBILE circuitsQuintana, J. M. ; Avedillo, M. J. ; Núñez, Juan ; Pettenghi, Héctor artículo
26openAccessvMOS.pdf.jpg2000νMOS-based sorter for arithmetic applicationsRodríguez-Villegas, E. ; Avedillo, M. J. ; Quintana, J. M. ; Huertas, Gloria ; Rueda, Adoración artículo
27openAccessEfficient realization.pdf.jpg2001Efficient realization of a threshold voter for self-purging redundancyQuintana, J. M. ; Avedillo, M. J. ; Huertas-Díaz, J. L. artículo
28openAccesstwo-phase.pdf.jpg2012Two-phase RTD-CMOS pipelined circuitsNúñez, Juan ; Avedillo, M. J. ; Quintana, J. M. artículo
29closedAccessaccesoRestringido.pdf.jpg2013Novel pipeline architectures based on Negative Differential Resistance devicesNúñez, Juan ; Avedillo, M. J. ; Quintana, J. M. artículo
30openAccessImproved Nanopipelined.pdf.jpg2011Improved nanopipelined RTD adder using generalized threshold gatesPettenghi, Héctor ; Avedillo, M. J. ; Quintana, J. M. artículo
31openAccessSorting networks.pdf.jpg1998Sorting networks implemented as νMOS circuitsRodríguez-Villegas, E. ; Quintana, J. M. ; Avedillo, M. J. ; Rueda, Adoración artículo
32closedAccessaccesoRestringido.pdf.jpg2008Synchronisation and chaos in a laser diode driven by a resonant tunnelling diodeRomeira, Bruno; Quintana, J. M. ; Avedillo, M. J. artículo
33openAccessrtd_cmos.pdf.jpg2011RTD-CMOS pipelined networks for reduced power consumptionNúñez, Juan ; Avedillo, M. J. ; Quintana, J. M. artículo
34openAccessAvedillo.pdf.jpg2017Reducing the Impact of Reverse Currents in Tunnel FET Rectifiers for Energy Harvesting ApplicationsNúñez, Juan ; Avedillo, M. J. artículo
35openAccessHyperFET.pdf.jpg2017Insights Into the Operation of Hyper-FET-Based CircuitsAvedillo, M. J. ; Núñez, Juan artículo
36openAccessTNANO_nunez_avedillo_camera.pdf.jpg2017Comparison of TFETs and CMOS using optimal design points for power-speed trade-offsNúñez, Juan ; Avedillo, M. J. artículo
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